EMC試験がいつも合格できない理由

ハードウェア開発を経験した方なら、このような経験があるでしょう：機能は完璧に動作するのに、EMCテストになると不合格。放射超标、伝導妨害、静電気スパーク…修正を重ね、テスト費用は数十万元、数ヶ月の遅延——それでも不合格。

EMC（電磁両立性）はハードウェア開発の中で最も「玄学」的な分野の一つです。しかし実際のところ、EMC問題の80%はPCB設計段階で既に根源が埋め込まれています。

本記事では、PCB設計で最も見落とされやすい8つのEMC詳細を徹底的に解説します。

詳細1：グランドプレーンの分割——EMC問題の第一の根源

EMC問題で一つだけ覚えるなら：グランドプレーンを勝手に分割するな。

グランドプレーンは高速信号に低インピーダンスの帰還経路を提供します。信号がA点からB点へ移動するとき、帰還電流は信号配線の直下のグランドプレーンに沿って源端に戻ります。グランドプレーンを切断すると、帰還電流は遠回りを強いられます——その迂回が生むループ面積が放射アンテナになります。

正しい做法：

• 高速信号は完全なグランドプレーン上に配線、分割を跨ぐことを厳禁
• グランドプレーンは可能な限り分割しない
• 多層板では少なくとも1層は完全なグランドプレーンとする
• 信号の層変更時に参照グランドプレーンの連続性を確保

詳細2：信号帰還経路——無視された「もう半分の回路」

多くのエンジニアは信号の「行き」だけに着目し、「帰り」を完全に無視する。しかしEMC問題は往々にして帰還経路に起因する。

帰還電流を遠回りさせれば、効率的な放射アンテナを作ったのと同じです。

正しい做法：

• 信号の層変更時、信号ビアの隣に接地ビアを配置（間隔<50mil）
• 高速信号の層変更を避ける
• 差動信号の2本の線は常に同一参照プレーン上に保持

詳細3：デカップリングキャパシタの正しい配置

位置を誤れば、置かなかったのと同じ。

• 0.1μFデカップリングキャパシタはチップの電源ピンに紧邻して配置（距離<50mil）
• キャパシタの接地端はビアを通じて直接グランドプレーンに接続
• 高速チップには複数の異なる容量値のキャパシタを並列接続推奨

詳細4：インターフェースフィルタリング——最後の防衛ライン

外部に公開されるすべてのインターフェースは、電磁妨害の出入り口。

• フィルタはコネクタのすぐ隣に配置
• フィルタの接地はクリーングランドに接続
• 入力も出力もフィルタリングが必要

詳細5：シールド設計——フィルタリングが不十分な時

• 重要ノイズ源の上にシールドカバー取付けパッドを予約
• シールドカバーの接地は多数のビアでグランドプレーンに接続（間隔<λ/20）

詳細6：接地戦略——一点接地か多点接地か？

戦略	適用周波数	特徴
一点接地	<1MHz	シンプル、高周波でインピーダンス大
多点接地	>30MHz	高周波接地インピーダンス低
混合接地	全周波数帯	低周波一点、高周波多点

現代のデジタル製品（クロック周波数>10MHz）は多点接地を採用すべき。

詳細7：クロック信号処理——EMCの「重災地」

クロック信号は製品放射放射の最大貢献者。

• クロック配線を短く
• クロック配線をグランドで包む
• クロック配線の層変更を避ける
• クロック配線をボード端から離す
• スペクトラム拡散クロック（SSC）を使用
• 差動クロックを優先

内層配線は表層配線より放射が10-20dB低い。

詳細8：電源設計のEMC——スイッチング電源はノイズ大户

• スイッチング電源のレイアウトをコンパクトに
• SWノードの配線を短く太く
• インダクタを敏感な回路から離す
• 入力キャパシタをVINとGNDピンに紧邻配置

まとめ：EMC設計の核心思想

1. 源头を制御：ノイズの発生を低減
2. 経路を遮断：ノイズの伝播を阻止
3. ポートを保護：ノイズの出入りを防止

最重要原則：EMC設計はPCB設計段階から始めなければならない。

前期に10%の時間を追加でEMC設計に費やせば、後期の90%の修正時間と費用を節約できます。

旗耘智迅のEMC能力

• 豊富なEMC改善経験
• 完善なテスト能力
• 設計源流からの体系的解決
• CE、FCC、CCC、IEC 60601-1-2など各種EMC規格に対応