56層PCB設計とはどういう体験か？

一、高層基板とは？

PCB（Printed Circuit Board、プリント基板）は電子製品の「骨格」であり「血管システム」です。すべてのチップや電子部品はPCB上の銅配線を通じて接続され、完全な動作システムを形成します。

一般的なコンシューマー製品——スマートフォン、ルーター、スマートスピーカー——は通常4〜8層のPCBを使用しています。これらはほとんどの日常用途に対応できます。

しかし、信号速度が10Gbpsを超え、チップのピン密度が1平方ミリメートルあたり数百のパッドに達し、システムが数百系統の高速差動信号を同時に処理する必要がある場合、4層、8層、さらには16層では不十分です。

そこで必要になるのが「高層基板」——通常20層以上のPCBを指します。

56層とはどのようなものか？

56階建てのビルを想像してください。各階には無数の配管と配線があり、各階の配管は上下の階と正確に整合している必要があります。その偏差は数マイクロメートル以内でなければなりません。一階でも偏差があれば、ビル全体の「交通システム」が麻痺します。

これが高層基板設計の核心的な課題です。

二、層数が多いと何が難しいのか？

1. 極限の位置合わせ精度

56層基板は56の独立した信号層/電源層/グランド層を積層する必要があります。各層の位置合わせ精度は±25μm以内に制御しなければなりません。この範囲を超えるとビアがずれて層間の電気接続が断線します。

人間の髪の直径は約70μmです。つまり、位置合わせ精度は髪の毛の直径の3分の1に達する必要があります。

2. 誘電体厚みの制御

各層間の絶縁誘電体（プレプレグ）の厚さは通常50〜100μmです。56層基板では、誘電体の均一性が高速信号のインピーダンス整合性に直接影響します。インピーダンスが急変すると信号が反射し、ビットエラーやシステムクラッシュを引き起こします。

3. 極めて狭い積層プロセスウィンドウ

56層基板の積層工程では、樹脂の流動、硬化温度、圧力分布をすべて正確に制御する必要があります。不均一が生じると層ずれ、ブリストル、剥離などの缺陷が発生する可能性があります。1回の積層ミスで数十万元の材料廃棄につながることもあります。

4. 信号整合性設計の複雑さが指数的に増大

56層基板には通常、高速信号設計が伴います。28GbpsのPAM4信号のナイキスト周波数は14GHzに達し、FR4材料中の信号波長は約10mmに過ぎません。すべてのビア、すべてのコーナー、すべてのインピーダンス不連続点が信号品質を劣化させる可能性があります。

56層基板では、エンジニアは数百系統の高速差動ペアを同時に処理し、長さマッチング、間隔の均一性、参照プレーンの完全性を確保する必要があります。これは単なる「配線」ではなく、ミリ単位の空間での電磁界シミュレーションと最適化です。

三、実プロジェクトでの課題

ケース1：通信基地局ベースバンド処理ボード

顧客要件：52層PCB、16チャネル28Gbps SerDes信号を搭載、総信号速度400Gbps超。

核心的課題：

• 16チャネルSerDes信号の等長マッチング要件 ±5mil
• ビアスタブ長を8mil以内に制御
• バックドリル工法で信号層のインピーダンス連続性を確保

ソリューション：

• バックドリル工法によりビアスタブを5mil以内に制御
• Ansys HFSSによるフルウェーブ3D電磁界シミュレーションで各ビア構造を最適化
• レイアウト段階でインピーダンスシミュレーション駆動のスタックアップ設計を導入、各差動信号のインピーダンス偏差を<±3%に確保

最終結果：信号アイパターン開口度がテンプレート要件の1.5倍以上、システムビットエラー率10⁻¹²未満。

ケース2：高端試験機器メインコントロールボード

顧客要件：48層PCB、高速信号（25Gbps）と高精度アナログ信号（24bit ADC）の混在使用。

核心的課題：

• 高速デジタル信号と微弱アナログ信号の共存、クロストーク制御が非常に困難
• アナログ部の電源ノイズ要件 <1mVpp
• 基板総厚を6mm以内に制御

ソリューション：

• スタックアップ設計でアナログ領域とデジタル領域を物理的に隔離
• アナログ信号用に独立の参照グランド層と電源層を設計
• 埋め込みキャパシタ技術により電源インピーダンスを低減

四、28Gbps信号整合性の保証方法

多くの顧客から「28Gbps信号のデータ損失をどう防止するのか」という質問をいただきます。

1. インピーダンス制御

28Gbps信号のインピーダンスは100Ω±5%以内に制御する必要があります。PCBのスタックアップ構造、銅厚、誘電率を正確に計算・制御することが求められます。設計段階でSI9000などのツールを使用してインピーダンスシミュレーションを行い、製造工程でTDR（時間領域反射計）による実測検証を行います。

2. ビア最適化

ビアは高速信号伝送の「ボトルネック」です。各ビアは寄生キャパシタンスとインダクタンスをもたらし、信号反射を引き起こします。

• バックドリル工法：ビアの余分なスタブ部分を除去
• ビアパッドサイズとアンティパッドサイズの最適化
• ビアホール/ブラインドビアを使用して信号層間の遷移距離を短縮

3. 等長マッチング

差動ペア内の正負信号線の長さ差は±5mil以内に制御する必要があります。マルチチャネルシステムでは、チャネル間の等長マッチング要件がより厳格です。

4. クロストーク制御

高速信号間の間隔は少なくとも線幅の3倍以上を維持します。空間が制限される領域では、グランドガードトレースを追加してクロストークを低減します。

5. 電源整合性

高速チップの電源ノイズは許容範囲内に制御する必要があります。適切なデカップリングキャパシタの配置、PDNインピーダンスシミュレーションなどの手段により、電源システムの安定性を確保します。

五、旗耘智迅を選ばれる理由

西安旗耘智迅電子科技有限公司はコンシューマーおよび産業向けハードウェアのカスタム開発サービスに特化し、高層基板設計と高速信号設計において豊富な経験を蓄積しています。

核心的能力：

• 56層PCB設計能力：50層以上のプロジェクトを複数完了、通信、試験機器、鉄道輸送などの分野をカバー
• 28Gbps高速信号設計：高速信号のシミュレーション、設計、検証の完全な能力を備える
• FPGA開発能力：Xilinx、Intelなどの主要FPGAプラットフォームの開発に対応
• フルプロセスサービス：方案選定から量産納品まで、ワンストップのハードウェア開発サービスを提供

認証資格：

• ISO9001品質マネジメントシステム認証
• 先端技術企業
• GJB9001C軍規格認証

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